ج‌ج‌انماس

اِنماس با گیت-زمین‌شده (به انگلیسی: Grounded-gate NMOS) که معمولاً به عنوان ج‌ج‌اِنماس (به انگلیسی: ggNMOS) شناخته می‌شود، یک افزاره حفاظتی تخلیه الکترواستاتیک (ئی‌اس‌دی) است که در مدارهای مجتمع سیماس (ICs) استفاده می‌شود. چنین افزاره‌هایی برای محافظت از ورودی‌ها و خروجی‌های یک آی‌سی استفاده می‌شوند، که می‌توان آن‌ها را خارج از تراشه در دسترس باشد (با بندزنی‌سیمی به پین‌های یک بسته یا مستقیماً به یک برد مدار چاپی متصل کرد) و بنابراین در صورت لمس در معرض ئی‌اس‌دی قرار می‌گیرند. یک رویداد ئی‌اس‌دی می‌تواند مقدار زیادی انرژی را به تراشه برساند و به‌طور بالقوه مدار ورودی/خروجی را خراب کند. یک افزاره ج‌ج‌اِنماس یا سایر افزاره‌های محافظ ئی‌اس‌دی به‌جای عبور از مدارهای حساس‌تر، مسیر امنی را برای عبور جریان فراهم می‌کنند. حفاظت از ئی‌اس‌دی با استفاده از چنین افزاره‌هایی یا فنون‌های دیگر برای قابلیت‌اطمینان محصول مهم است: ۳۵٪ از خرابی‌های IC در این زمینه با آسیب ئی‌اس‌دی مرتبط است.^[۱]^[۲]

ساختار

همان‌طور که از نام آن پیداست، یک افزاره ج‌ج‌اِنماس از یک افزاره اِنماس نسبتاً عریض تشکیل شده است که در آن گیت، سورس و بدنه باهم متصل به زمین هستند. درین ج‌ج‌اِنماس تحت حفاظت به پَد ورودی/خروجی متصل می‌شود؛ بنابراین یک ترانزیستور پیوندی دوقطبی اِن‌پی‌اِن (بی‌جِی‌تی) با درین (نوع n) به‌عنوان کلکتور، ترکیب بیس/سورس (نوع n) به عنوان امیتر، و زیرلایه (نوع p) به عنوان بیس تشکیل می‌شود. همان‌طور که در زیر توضیح داده شده است، یک عنصر کلیدی برای عملکرد ج‌ج‌اِنماس مقاومت پارازیتی موجود بین پایانه‌های امیتر و بیس بی‌جِی‌تی مزاحم اِن‌پی‌اِن است. این مقاومت نتیجه رسانندگی محدود زیرلایه آلایش‌شده نوع p است.

کارکرد

هنگامی که یک پیش‌آمد ئی‌اس‌دی مثبت روی پد ورودی/خروجی (درین) ظاهر می‌شود، پیوند بیس-کلکتور اِن‌پی‌اِن بی‌جِی‌تی پارازیتی تا نقطه شکست بهمنی بایاس معکوس می‌شود. در این نقطه، جریان مثبتی که از بیس به زمین می‌گذرد، افت پتانسیل ولتاژی را در مقاومت پارازیتی ایجاد می‌کند و باعث می‌شود که یک ولتاژ مثبت دوسَر پیوند بیس-امیتر ظاهر شود. V_BE مثبت این پیوند را بایاس مستقیم می‌کند و اِن‌پی‌اِن بی‌جِی‌تی پارازیتی را تحریک می‌کند.^[۳]

منابع

↑ Issaq, E.; Merri, R. (1993). ESD design methodology. Electrical Overstress/Electrostatic Discharge Symposium. Lake Buena Vista, Florida. pp. 223–237.
↑ Green, T. (1988). A review of EOS/ESD field failures in military equipment. Electrical Overstress/Electrostatic Discharge Symposium. Anaheim, California. pp. 7–14.
↑ Wang, Albert (2002). On-Chip ESD Protection for Integrated Circuits: An IC Design Perspective. Norwell, MA, USA: Kluwer Academic Publishing. ISBN 0792376471.

https://www.researchgate.net/publication/4133911_Modeling_MOS_snapback_for_circuit-level_ESD_simulation_using_BSIM3_and_VBIC_models

[merri-1] Issaq, E.; Merri, R. (1993). ESD design methodology. Electrical Overstress/Electrostatic Discharge Symposium. Lake Buena Vista, Florida. pp. 223–237.

[green-2] Green, T. (1988). A review of EOS/ESD field failures in military equipment. Electrical Overstress/Electrostatic Discharge Symposium. Anaheim, California. pp. 7–14.

[wang-3] Wang, Albert (2002). On-Chip ESD Protection for Integrated Circuits: An IC Design Perspective. Norwell, MA, USA: Kluwer Academic Publishing. ISBN 0792376471.

[۱]

[۲]

[۳]