منطق چهارمرحله‌ای

منطق چهارمرحله‌ای نوعی منطق پویا (Dynamic Logic) و در عین حال یک روش طراحی در مدارهای دیجیتال است. این روش به مهندسانی که تخصص عمیقی در طراحی مدار نداشتند امکان می‌داد مدارهای مجتمع نسبتاً پیچیده‌ای را با استفاده از فناوری‌های PMOS یا NMOS طراحی کنند. در این منطق از یک سیگنال کلاک چهارمرحله‌ای استفاده می‌شود که به یکنواخت‌تر شدن توزیع توان و بهبود زمان سوئیچینگ ترانزیستورهای ماسفت کمک می‌کند.[۱] [۲] [۳] [۴] [۵] [۶] [۷] [۸] [۹] [۱۰] [۱۱] [۱۲] [۱۳] [۱۴] [۱۵] [۱۶] [۱۷]

تاریخچه

آر. کِی. «باب» بوهِر، مهندس شرکت Autonetics، منطق چهارمرحله‌ای را ابداع کرد و این ایده را به فرانک وانلس در شرکت Fairchild Semiconductor منتقل نمود؛ وانلس نیز این نوع منطق را در بخش میکروالکترونیک شرکت General Instrument ترویج داد. بوهِر نخستین چیپ چهارمرحله‌ای کاربردی را در فوریهٔ ۱۹۶۶ با نام Autonetics DDA integrator ساخت؛ او بعدها چندین چیپ دیگر طراحی کرد و همچنین کامپیوتر هوابُرد Autonetics D200 را با استفاده از همین تکنیک توسعه داد.

در آوریل ۱۹۶۷، جوئل کارپ و الیزابت دِ اَتلی مقاله‌ای با عنوان «استفاده از منطق چهارمرحله‌ای MOS» در مجلهٔ Electronic Design منتشر کردند. همان سال، کوهن، روبنستین و وانلس مقاله‌ای تحت عنوان «MTOS چهارمرحله‌ای» چاپ کردند. وانلس از سال ۱۹۶۴ که Fairchild را ترک کرده بود، مدیر بخش پژوهش و مهندسی در Microelectronics Division شرکت General Instrument در نیویورک بود.

لی بویسل، شاگرد وانلس و طراح در Fairchild Semiconductor (و بعدها بنیان‌گذار Four-Phase Systems)، در اکتبر ۱۹۶۷ در کنفرانس International Electron Devices ارائه‌ای تحت عنوان «خبر دیرهنگام» دربارهٔ یک جمع‌کنندهٔ ۸ بیتی مبتنی بر منطق چهارمرحله‌ای داشت. جی. ال. سیلی، مدیر بخش MOS در Microelectronics Division همان شرکت، نیز در اواخر سال ۱۹۶۷ دربارهٔ منطق چهارمرحله‌ای نوشت.

در سال ۱۹۶۸، بویسل مقاله‌ای با عنوان «جمع‌کننده روی یک چیپ: LSI هزینهٔ رایانه‌های کوچک را کاهش می‌دهد» در مجلهٔ Electronics منتشر کرد؛ همچنین وای. تی. یِن در همان سال مقالاتی دربارهٔ منطق چهارمرحله‌ای چاپ نمود و مقالات دیگری نیز به‌زودی پس از آن منتشر شدند.

بویسل به یاد می‌آورد که منطق پویا چهارمرحله‌ای به او این امکان را داد تا با استفاده از نسل اول فناوری MOS در Fairchild، به چگالی ده برابر بیشتر، سرعت دقیقا ده برابر بالاتر و مصرف توان حدود یک‌دهم نسبت به سایر تکنیک‌های MOS آن زمان (مانند منطق PMOS با اشباع فرومغناطیسی و گیت فلزی) دست پیدا کند.

ساختار

در این منطق، دو نوع دروازهٔ منطقی وجود دارد: دروازهٔ «۱» و دروازهٔ «۳». تفاوت این دو تنها در فازهای زمان بندی کلاک است که برای راه‌اندازی آن‌ها استفاده می‌شود. هر دروازه می‌تواند هر تابع منطقی‌ای را پیاده‌سازی کند؛ بنابراین در عمل، هر دروازه می‌تواند چیدمان (layout) اختصاصی خود را داشته باشد. نمونه‌ای از یک دروازهٔ NAND دوورودی نوع ۱ و یک معکوس‌کنندهٔ نوع ۳، به‌همراه فازهای کلاک آن‌ها (در این مثال از ترانزیستورهای NMOS استفاده شده است)، در تصویر زیر نشان داده شده است.

کلاک‌های Φ1 و Φ3 باید با یکدیگر هم‌پوشانی نداشته باشند؛ به همین ترتیب، کلاک‌های Φ2 و Φ4 نیز نباید به‌طور هم‌زمان فعال شوند. در مورد دروازهٔ نوع ۱، هنگام بالا بودن کلاک Φ1 (که «زمان پیش‌شارژ» نام دارد)، خروجی C تا مقدار V(Φ1) − Vth شارژ می‌شود؛ که در آن Vth ولتاژ آستانهٔ ترانزیستور پیش‌شارژ است. در ربع بعدی چرخهٔ کلاک (زمان نمونه‌گیری)، یعنی هنگامی که Φ1 پایین و Φ2 بالا است، خروجی C یا در سطح بالا باقی می‌ماند (اگر ورودی A یا B صفر باشند) یا تخلیه شده و به صفر می‌رسد (اگر هر دو ورودی A و B برابر ۱ باشند).

ورودی‌های A و B باید در تمام مدت نمونه‌گیری پایدار باقی بمانند. خروجی C نیز در همین بازه معتبر می‌شود؛ ازاین‌رو، خروجی یک دروازهٔ نوع ۱ نمی‌تواند ورودی یک دروازهٔ نوع ۱ دیگر را تغذیه کند. بنابراین دروازه‌های نوع ۱ باید به دروازه‌های نوع ۳ متصل شوند و دروازه‌های نوع ۳ نیز به نوبهٔ خود به دروازه‌های نوع ۱ خروجی بدهند.

علاوه بر این، دو نوع دروازهٔ دیگر نیز مورد استفاده قرار می‌گیرند: دروازه‌های نوع ۲ و نوع ۴. دروازهٔ نوع ۲ در فاز Φ1 پیش‌شارژ شده و در فاز Φ3 نمونه‌گیری می‌کند،

و دروازهٔ نوع ۴ در فاز Φ3 پیش‌شارژ شده و در فاز Φ1 نمونه‌گیری انجام می‌دهد.

قوانین اتصال دروازه‌ها به شکل زیر است:

دروازهٔ نوع ۱ می‌تواند دروازه‌های نوع ۲ و/یا نوع ۳ را تغذیه کند.

دروازهٔ نوع ۲ تنها می‌تواند دروازهٔ نوع ۳ را تغذیه کند.

دروازهٔ نوع ۳ می‌تواند دروازه‌های نوع ۴ و/یا نوع ۱ را تغذیه کند. دروازهٔ نوع ۴ تنها می‌تواند دروازه‌های نوع ۱ را تغذیه کند.

کاربردها

منطق چهارمرحله‌ای عملکرد مطلوبی دارد؛ به‌ویژه از آن‌جا که به دلیل وجود یک ثبات در هر دروازهٔ منطقی ترکیبی، خطر بروز شرایط رقابتی (race hazard) در آن وجود ندارد. شایان ذکر است که در این نوع چیدمان، نیازی به مسیرکشی منابع تغذیه نیست و تنها خطوط کلاک مسیرکشی می‌شوند. همچنین، از آن‌جا که این روش طراحی بدون نسبت (ratioless) است (برخلاف منطق ایستا)، بسیاری از طرح‌ها می‌توانند از ترانزیستورهایی با اندازهٔ حداقل استفاده کنند.

با این حال، این روش با چالش‌هایی نیز همراه است. خروجی دروازه پویا است؛ به این معنا که وضعیت آن بر روی ظرفیت خازنی موجود در گرهٔ خروجی نگه‌داری می‌شود. مسیر خروجی ممکن است از کنار خطوط کلاک یا خروجی‌های دیگر دروازه‌ها عبور کند و این تغییرات می‌توانند بار خازنی را تحت تأثیر قرار دهند. ازاین‌رو، برای آن‌که ولتاژ خروجی در طول چرخهٔ کلاک در یک سطح امنِ ۰ یا ۱ باقی بماند، لازم است میزان این تغییرات محاسبه شود و در صورت نیاز، ظرفیت خازنی اضافی (diffusion capacitance) به گرهٔ خروجی افزوده شود.

برای یک ولتاژ تغذیه، فرایند ساخت و فرکانس کلاک مشخص، طراح باید محاسبات اولیه‌ای انجام دهد تا مهندسان چیدمان بتوانند مقدار ظرفیت خازنی اضافی موردنیاز هر دروازه را تعیین کنند. دروازه‌ای با بار خازنی زیاد ممکن است به ترانزیستورهای ورودی بزرگ‌تر از اندازهٔ حداقل نیاز داشته باشد تا تخلیهٔ بار در زمان مناسب انجام شود. این امر به نوبهٔ خود بار تحمیلی بر دروازه‌هایی را که ورودی‌های آن دروازه را تغذیه می‌کنند افزایش می‌دهد. ازاین‌رو، به‌ویژه در طراحی‌های با فرکانس بالا، اگر هدف سرعت به‌صورت تهاجمی تعیین شود، ممکن است اندازهٔ دروازه‌ها به‌تدریج افزایش یابد.

نخستین ماشین‌حساب هایی غیر مکانیکی که با مدارهای مجتمع و مدار هایی تجمیع بزرگ‌مقیاس ساخته شد، یعنی Sharp QT-8D در سال ۱۹۶۹، از منطق چهارمرحله‌ای استفاده می‌کرد. این تراشه توسط شرکت Rockwell International ساخته شد، زیرا در آن زمان ژاپن هنوز فناوری LSI لازم برای تولید داخلی آن را در اختیار نداشت. منطق چهارمرحله‌ای همچنین برای استفاده در ریزپردازندهٔ Intel 4004 نیز مورد بررسی قرار گرفت، اما از آن‌جا که تنها شرکت Rockwell ابزار طراحی و تجربهٔ لازم برای ساخت مدارهای مجتمع بزرگ‌مقیاس چهارمرحله‌ای را داشت، اینتل در نهایت از منطق پویای دومرحله‌ای استفاده کرد.

تکامل

با ظهور CMOS، ترانزیستور پیش‌شارژ را می‌توان به مکملِ نوع ترانزیستور منطقی تغییر داد؛ این کار باعث می‌شود خروجی دروازه بتواند سریع‌تر تا سطح بالای خط کلاک شارژ شود و در نتیجه، سرعت، دامنهٔ سیگنال، مصرف توان و حاشیهٔ نویز بهبود یابد. این تکنیک در منطق دومینو (Domino Logic) استفاده می‌شود.

منابع

  1. ↑ "The Bootstrap Load". Retrieved 31 May 2025.
  2. ↑ Worstell, Earl (1969). Basic design of MOSFET, four-phase, digital integrated circuits (Master's thesis).
  3. ↑ Bassett, Ross Knox (2007). To the Digital Age: Research Labs, Start-up Companies, and the Rise of MOS Technology. JHU Press. pp. 129–130. ISBN 978-0-8018-8639-3.
  4. ↑ Booher, R. (1968). "MOS GP Computer". Proceedings of the AFIPS Fall Joint Computer Conference: 877–880. doi:10.1109/AFIPS.1968.126.
  5. ↑ Karp, J.; DeAtley, E. (1967). "Use four-phase MOS IC logic". Electronic Design. 15 (7): 62–66.
  6. ↑ Finn, Bernard; Bud, Robert; Trischler, Helmuth (2000). Exposing Electronics. CRC Press. p. 133. ISBN 978-90-5823-057-7.
  7. ↑ Cohen, L.; Rubenstein, R.; Wanlass, F. (1967). MTOS four phase clock systems. Northeast Electronics Research and Engineering Meeting (NEREM). pp. 170–171.
  8. ↑ Bassett, Ross Knox (2007). To the Digital Age: Research Labs, Start-up Companies, and the Rise of MOS Technology. JHU Press. p. 122. ISBN 978-0-8018-8639-3.
  9. ↑ Boysel, L.; Kelley, J.; Cole, R. (1967). MOS/LSI 8-Bit Parallel Accumulator. International Electron Devices Meeting (IEDM). pp. 2–3. doi:10.1109/T-ED.1968.16205.
  10. ↑ Seely, J. L. (1967). "Advances in the state-of-the-art of MOS device technology". Solid State Technology. 10: 55–62.
  11. ↑ Boysel, Lee L. (1968-03-18). "Adder on a Chip: LSI Helps Reduce Cost of Small Machine". Electronics. 41 (6): 119–123. ISSN 0013-5070.
  12. ↑ Yen, Y. T. (1968). "A Mathematical Model Characterizing Four-Phase MOS Circuits for Logic Simulation". IEEE Transactions on Computers (9): C-17. doi:10.1109/TC.1968.229140.
  13. ↑ Yen, Y. T. (1969). "Intermittent Failure Problems of Four-Phase MOS Circuits". IEEE Journal of Solid-State Circuits. SC-4 (3): 107–110. doi:10.1109/JSSC.1969.1049972.
  14. ↑ Hatt, R. J.; Jackets, A. E.; Jarvis, D. B. (1969). "Four-phase Logic Circuits using Integrated MOS Transistors". Mullard Technical Communication (99). ISSN 0027-3139.
  15. ↑ Boysel, Lee (2007-10-12). "Making Your First Million (and other tips for aspiring entrepreneurs)". University of Michigan EECS Presentation. Retrieved 15 November 2012.
  16. ↑ "Sharp QT-8D". Retrieved 31 May 2025.
  17. ↑ "The New Methodology for Random Logic Design Used in the 4004 and All the Early Intel Microprocessors: The Silicon Gate Design Methodology". Retrieved 31 May 2025.
This article is issued from ویکی‌پدیا. The text is available under Creative Commons Attribution-Share Alike 4.0 unless otherwise noted. Additional terms may apply for the media files.