شیب زیرآستانه

شیب زیرآستانه (به انگلیسی: subthreshold slope) یکی از ویژگی‌های مشخصه جریان-ولتاژ ماسفت است.

در ناحیه زیرآستانه، رفتار جریان درین - اگرچه توسط پایانه گیت کنترل می‌شود - شبیه جریان کاهشی نمایی یک دیود با بایاس مستقیم است؛ بنابراین، نمودار جریان درین برحسب ولتاژ گیت با ولتاژهای درین، سورس، و بدنه ثابت، رفتار تقریباً خطی‌لگاریتمی را در این وضعیت عملیاتی ماسفت نشان می‌دهد. شیب آن شیب زیرآستانه است.

شیب زیرآستانه نیز مقدار وارون S_s-th دامنه‌نوسان زیرآستانه است که معمولاً به صورت زیر داده می‌شود:^[۱]

$S_{s-th}=\ln(10){kT \over q}\left(1+{C_{d} \over C_{ox}}\right)$

$C_{d}$ = ظرفیت‌خازنی لایه تخلیه

$C_{ox}$ = ظرفیت‌خازنی اکسید-گیت

${kT \over q}$ = ولتاژ گرمایی

حداقل دامنه‌نوسان زیرآستانه یک افزاره مرسوم را می‌توان با فرض کردن $\textstyle {C_{d}}\rightarrow 0$ و/یا $\textstyle {C_{ox}}\rightarrow \infty$ پیدا کرد، که بازده $S_{s-th,\min }=\ln(10){kT \over q}$ (معروف به حد گرمایونی) و ۶۰ میلی‌ولت بر دهه (mV/dec) در دمای اتاق (۳۰۰ کلوین). یک دامنه‌نوسان زیرآستانه آزمایشی نمونه برای یک ماسفت مقیاس‌پذیر در دمای اتاق، ۷۰~ میلی‌ولت بر دهه است که به دلیل مقادیرپَراکنده ماسفت کانال کوتاه کمی کاهش‌یافته است.^[۲]

یک دهه (دَه‌دَهی) مربوط به افزایش ۱۰ برابری جریان درین I_D است.

افزاره‌ای که با شیب زیرآستانه‌ای تند مشخص‌سازی می‌شود، گذار سریع‌تر بین حالت‌های خاموش (جریان کم) و روشن (جریان زیاد) را نشان می‌دهد.

منابع

↑ Physics of Semiconductor Devices, S. M. Sze. New York: Wiley, 3rd ed. , with Kwok K. Ng, 2007, chapter 6.2.4, p. 315, شابک ‎۹۷۸−۰−۴۷۱−۱۴۳۲۳−۹.
↑ Auth, C.; Allen, C.; Blattner, A.; Bergstrom, D.; Brazier, M.; Bost, M.; Buehler, M.; Chikarmane, V.; Ghani, T.; Glassman, T.; Grover, R.; Han, W.; Hanken, D.; Hattendorf, M.; Hentges, P.; Heussner, R.; Hicks, J.; Ingerly, D.; Jain, P.; Jaloviar, S.; James, R.; Jones, D.; Jopling, J.; Joshi, S.; Kenyon, C.; Liu, H.; McFadden, R.; McIntyre, B.; Neirynck, J.; Parker, C. (2012). "A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors". 2012 Symposium on VLSI Technology (VLSIT). p. 131. doi:10.1109/VLSIT.2012.6242496. ISBN 978-1-4673-0847-2. S2CID 23675687.

پیوند به بیرون

بهینه‌سازی ترانزیستورهای سیماس کم مصرف مایکل استاکینگر، ۲۰۰۰

[1] Physics of Semiconductor Devices, S. M. Sze. New York: Wiley, 3rd ed. , with Kwok K. Ng, 2007, chapter 6.2.4, p. 315, شابک ‎۹۷۸−۰−۴۷۱−۱۴۳۲۳−۹.

[Intel222-2] Auth, C.; Allen, C.; Blattner, A.; Bergstrom, D.; Brazier, M.; Bost, M.; Buehler, M.; Chikarmane, V.; Ghani, T.; Glassman, T.; Grover, R.; Han, W.; Hanken, D.; Hattendorf, M.; Hentges, P.; Heussner, R.; Hicks, J.; Ingerly, D.; Jain, P.; Jaloviar, S.; James, R.; Jones, D.; Jopling, J.; Joshi, S.; Kenyon, C.; Liu, H.; McFadden, R.; McIntyre, B.; Neirynck, J.; Parker, C. (2012). "A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors". 2012 Symposium on VLSI Technology (VLSIT). p. 131. doi:10.1109/VLSIT.2012.6242496. ISBN 978-1-4673-0847-2. S2CID 23675687.

[۱]

[۲]